半導體外延
硅及鍺硅外延工藝在現代集成電路制造中應用十分廣泛,概括起來主要包括:
1.硅襯體外延:硅片制造中為了提高硅片的品質通常在硅片上外延一層純凈度更高的本征硅，或者在高攙雜硅襯底上生長外延層以防止器件的閂鎖（latch up)效應。
2.異質結雙極晶體管（Hetero-junction Bipolar Transistor,簡稱HBT）基區(qū)（base）異質結SiGe外延：其原理是在基區(qū)摻入Ge組分，通過減小能帶寬度，從而使基區(qū)少子從發(fā)射區(qū)到基區(qū)跨越的勢壘高度降低，從而提高發(fā)射效率，因而，很大程度上提高了電流放大系數。在滿足一定的放大系數的前提下，基區(qū)可以重摻雜，并且可以做得較薄，這樣就減少了載流子的基區(qū)渡越時間，從而提高期間的截止頻率（Cut-off Frequency）,這正是異質結在超高速，超高頻器件中的優(yōu)勢所在。
3.CMOS源（source）漏（drain）區(qū)選擇性Si/SiGe外延：進入90nm工藝時代后，隨著集成電路器件尺寸的大幅度減少，源漏極的結深越來越淺，需要采用選擇性外延技（SEG）以增厚源漏極（elevated source/drain）來作為后續(xù)硅化（silicide）反應的犧牲層（ sacrificial layer）,從而降低串聯電阻，有報道稱這項技術導致了飽和電流（Idsat）有15%的增加。而對于正在研發(fā)中的65/45nm技術工藝，有人采用對PMOS源漏極刻蝕后外延SiGe層來引入對溝道德壓應力（compressive stress）,以提高孔穴（hole）的遷移率（mobility）,據報道稱實現了飽和電流（Idsat）35%的增加。
4.應變硅（strain silicon）外延：在松弛(relaxed)的SiGe層上面外延Si,由于Si跟SiGe晶格常數失配而導致Si單晶層受到下面SiGe層的拉伸應力（tensile stress）而使得電子的遷移率（mobility）得到增大，而Idsat得增大意味著器件響應速度的提高，這項技術正成為各國研究熱點。
